台积电正式公布2nm工艺，传闻许久的2nm终于来了。台积电首度推出采用纳米片晶体管（GAAFET）架构的2nm（N2）制程工艺，将于2025年量产。台积电正式公布2nm工艺。
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芯片工艺的尽头是什么？这个问题的答案恐怕普通人很难回答上来。不过，如果只放眼未来几年，我们将看到 2nm 工艺芯片的诞生。据半导体制造巨头台积电称，其 2nm 芯片解决方案预计会在 2025 年量产。此前便有媒体报道，台积电 2nm 首期工厂预计会在 2024 年底前投产，不过搭载 2nm 芯片的终端产品应该要到 2025 年才会上市。这与台积电官宣的信息基本一致。
台积电
台积电在 2022 年北美技术论坛上首次推出了采用纳米片晶体管之下一世代先进 2nm（N2）制程技术，以及支持 N3 与 N3E 制程的独特 TSMC FINFLEX 技术。基于此，台积电将成为全球首个提供 2nm 制程代工服务的晶圆厂。
关于 2nm 制程工艺的优势，台积电透露，在相同功耗下，2nm 的速度增快 10-15%；在相同速度下，功耗降低 25-30%。除行动运算的基本版本，2nm 技术平台也涵盖高效能版本及完备的小芯片整合解决方案，预计 2025 年开始量产。
2nm 芯片的制造离不开先进的光刻机，台积电显然已经做好提前准备。据台积电研发资深副总经理米玉杰介绍，该公司将在 2024 年获得阿斯麦尔 ( ASML ) 的新一代最先进光刻机。不过另外一位高管澄清，台积电不会在 2024 年将新的高数值孔径 EUV 光刻机用于生产，该设备将主要用于与合作伙伴的研究。
台积电正式公布2nm工艺2
传闻许久的2nm终于来了。
6月17日消息，钛媒体App获悉，今天凌晨举行的台积电北美技术论坛上，台积电（TSMC）正式公布未来先进制程路线图。
其中，台积电3nm（N3）工艺将于2022年内量产，而台积电首度推出采用纳米片晶体管（GAAFET）架构的2nm（N2）制程工艺，将于2025年量产。
台积电总裁魏哲家在线上论坛表示，身处快速变动、高速成长的数字世界，对于运算能力与能源效率的需求较以往更快速增加，为半导体产业开启前所未有的机会与挑战。值此令人兴奋的转型与成长之际，台积电在技术论坛揭示的创新成果彰显了台积电的技术领先地位，以及支持客户的承诺。
与此同时，台积电研发资深副总裁米玉杰（YJ Mii）在这场会议上宣布，台积电会在2024年拥有光刻机巨头ASML最新的high-NA极紫外光（EUV）光刻机微影设备。“主要用于合作伙伴的研究目的......针对客户需求，开发相关基础架构与格式的解决方案，推动创新。”
台积电制造工艺路线图，2nm于2025年开始量产
具体来说，此次台积电技术峰会上，核心是公布N3（3nm级）和N2（2nm级）系列的领先节点具体技术细节，以及TSMC-3DFabricTM 三维矽晶堆叠解决方案，从而在未来几年用于制造先进的CPU、GPU和移动SoC芯片产品中。
3nm技术节点：台积电第一个3nm级节点称为N3，有望在今年下半年开始大批量制造 (HVM)量产，预计2023年初交付给客户。其中，3nm第二节点N3E，与N5相比，在相同的速度和复杂性下，N3E功耗降低34%，性能提升18%，逻辑晶体管密度提高1.6倍，而且搭配先进的TSMC FinFlextm架构，能够精准协助客户完成符合其需求的系统单芯片设计。
2nm技术节点：台积电第一个2nm级节点称为N2，采用纳米片晶体管（GAAFET）架构，预计于2025年开始量产。据悉，在相同功耗下，2nm性能速度较3nm增快10%至15%，若在相同速度下，功耗降低25%至30%。台积电还表示，2nm制程技术平台也涵盖高效能版本及完备的小晶片（Chiplet）整合解决方案。
扩大超低功耗平台：台积电称正在开发N6e技术，专注于边缘人工智能及物联网设备。N6e将以7nm制程为基础，逻辑密度可望较上一代的N12e多3倍。据悉，N6e平台涵盖逻辑、射频、类比、嵌入式非挥发性存储器、以及电源管理IC解决方案。
TSMC-3DFabricTM 三维矽晶堆叠方案：台积电今天展示两项突破性创新，一项是以SoIC为基础的CPU，采用晶片堆叠于晶圆之上（Chip-on-Wafer，CoW）技术来堆叠三级快取静态随机存取存储；另一项是创新的AI SoC，采用晶圆堆叠于晶圆之上（Wafer-on-Wafer，WoW）技术堆叠于深沟槽电容晶片之上。
台积电表示，搭载CoW及WoW技术的7nm芯片，目前已经量产，5nm技术预计于2023年完成。为满足客户对于系统整合芯片及其他3DFabric系统整合服务需求，首座全自动化3D Fabric晶圆厂预计于2022年下半年开始生产。
随着台积电2nm转向基于纳米片的GAAFET架构，3nm系列将成为台积电FinFET节点最后一个技术平台。预计在2025年量产2nm芯片后，台积电仍将继续生产3nm半导体产品。
此外，台积电透露，到2025年，其成熟和专业节点的产能将扩大约 50%。该计划包括在台南、高雄、日本和南京建设大量新晶圆厂，此举将进一步加剧台积电与格芯、联电、中芯国际等晶圆代工厂商之间的竞争。
根据AnandTech报道，扩张成熟和专业节点投资的四个新设施分别为：台积电日本熊本的Fab 23一期厂，制造12nm、16nm、22nm和28nm芯片，并将拥有每月高达4.5万片300毫米（12寸）晶圆的生产能力；台南Fab 14第8期；高雄Fab 22二期；南京的Fab 16 1B 期，目前主要生产28nm成熟工艺芯片。
目前，台积电在全球共有13座晶圆代工厂。其中，10家工厂位于中国台湾地区，2家分别在上海和南京，分别制造8寸和12寸晶圆；1家在美国Fab11，制造8寸晶圆。而台积电7nm、5nm先进工艺芯片主要在台南Fab18厂进行生产。
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台积电在2022 年技术研讨会上介绍了关于未来先进制程的信息，N3 工艺将于 2022 年内量产，后续还有 N3E、N3P、N3X 等，N2（2nm）工艺将于 2025 年量产。
台积电首先介绍了 N3 的 FINFLEX，包括具有以下特性的 3-2 FIN、2-2 FIN 和 2-1 FIN 配置：
3-2 FIN – 最快的时钟频率和最高的`性能满足最苛刻的计算需求
2-2 FIN – Efficient Performance，性能、功率效率和密度之间的良好平衡
2-1 FIN – 超高能效、最低功耗、最低泄漏和最高密度
台积电称FINFLEX 扩展了 3nm 系列半导体技术的产品性能、功率效率和密度范围，允许芯片设计人员使用相同的设计工具集为同一芯片上的每个关键功能块选择最佳选项。
而在 N2 方面，台积电称这是其第一个使用环绕栅极晶体管 (GAAFET) 的节点，而非现在的 FinFET（鳍式场效应晶体管）。新的制造工艺将提供全面的性能和功率优势。在相同功耗下，N2 比 N3速度快10~15%；相同速度下，功耗降低 25~30%。不过，与 N3E 相比，N2 仅将芯片密度提高了 1.1 倍左右。
N2 工艺带来了两项重要的创新：纳米片晶体管（台积电称之为 GAAFET）和backside power rail。GAA 纳米片晶体管的通道在所有四个侧面都被栅极包围，从而减少了泄漏；此外，它们的通道可以加宽以增加驱动电流并提高性能，也可以缩小以最大限度地降低功耗和成本。
为了给这些纳米片晶体管提供足够的功率，台积电的 N2 使用 backside power rail，台积电认为这是在back-end-of-line (BEOL) 中对抗电阻的最佳解决方案之一。
台积电将 N2 工艺定位于各种移动 SoC、高性能 CPU 和 GPU。具体表现如何，还需要等到后续测试出炉才能得知。
